Calcul directement en mémoire : pourquoi l’In-Memory Computing pourrait accélérer l’IA et réduire la consommation d’énergie
L’intelligence artificielle est généralement associée à des processeurs toujours plus puissants, mais le processeur ne représente qu’une partie du problème de performance. Les systèmes d’IA modernes déplacent constamment d’énormes quantités d’informations entre la mémoire et les unités de calcul, et ces transferts consomment du temps et de l’électricité avant même que les calculs utiles ne soient effectués. À mesure que les modèles se développent, notamment les grands modèles de langage, ce trafic mémoire prend une importance croissante. L’In-Memory Computing, souvent abrégé en IMC, aborde le problème différemment : au lieu de transférer continuellement les données de la mémoire vers un processeur distinct, certains calculs sont effectués directement à l’endroit où les données sont stockées. Les recherches publiées jusqu’en 2026 montrent que cette idée dépasse progressivement le stade des petites démonstrations en laboratoire pour évoluer vers des accélérateurs d’IA plus complets. Elle pourrait améliorer la vitesse d’inférence et l’efficacité énergétique dans les centres de données, les appareils mobiles, les équipements industriels et d’autres systèmes, même si les contraintes liées à la précision, à la fabrication, aux logiciels et à la mise à l’échelle signifient que les CPU et GPU conventionnels ne sont pas près de disparaître.
Pourquoi le déplacement des données est devenu l’un des principaux problèmes matériels de l’IA
La plupart des ordinateurs conventionnels séparent la mémoire du traitement. Les informations sont stockées en mémoire, transférées vers un CPU, un GPU ou un autre accélérateur lorsqu’un calcul est nécessaire, puis le résultat peut être renvoyé vers la mémoire. Cette organisation a très bien fonctionné pendant des décennies, car les processeurs devenaient plus rapides tandis que les systèmes de mémoire progressaient également. La difficulté vient du fait que le déplacement des informations à travers une puce ou entre plusieurs composants consomme de l’énergie. Il nécessite aussi du temps. Un processeur peut théoriquement effectuer un nombre considérable de calculs chaque seconde, mais il ne peut pas exploiter efficacement cette capacité s’il doit régulièrement attendre les données nécessaires à l’opération suivante.
L’IA rend cette faiblesse plus visible, car les réseaux neuronaux effectuent continuellement des calculs utilisant de grands ensembles de valeurs numériques appelées poids. Un modèle peut devoir lire les mêmes poids de nombreuses fois lorsqu’il traite des images, de la parole ou du texte. Les grands modèles de langage accentuent encore cette pression, car ils peuvent contenir des milliards de paramètres et nécessitent une capacité ainsi qu’une bande passante mémoire importantes pendant l’inférence. Dans une étude de 2026 consacrée au calcul analogique en mémoire pour l’inférence des modèles de langage, IBM Research a décrit ce problème de manière particulièrement claire : pour les LLM modernes, la capacité mémoire et le déplacement des données peuvent devenir des contraintes plus importantes que la puissance arithmétique brute disponible. Des processeurs plus rapides ne suffisent donc pas à résoudre tous les problèmes de performance.
Le coût énergétique est tout aussi important que la vitesse. Chaque transfert peut sembler insignifiant pris isolément, mais les accélérateurs d’IA en réalisent un nombre considérable. À l’échelle d’un centre de données, la consommation électrique cumulée influence les coûts d’exploitation, les besoins de refroidissement et la quantité de puissance de calcul pouvant être installée dans une infrastructure disposant d’un budget énergétique donné. Sur les appareils fonctionnant sur batterie, le même problème se manifeste autrement : les transferts mémoire inutiles peuvent réduire l’autonomie et produire davantage de chaleur. Réduire les déplacements de données reste donc intéressant même lorsque le processeur utilisé est déjà efficace. C’est précisément le problème que l’In-Memory Computing cherche à résoudre.
Ce qui change lorsque les calculs sont effectués dans la mémoire
L’In-Memory Computing modifie le parcours habituel des données. Au lieu de lire chaque valeur stockée, de l’envoyer vers un processeur distinct puis de transférer le résultat ailleurs, une matrice mémoire peut participer directement à certains calculs. Cette approche est particulièrement adaptée aux opérations matricielles et vectorielles, très fréquentes dans les réseaux neuronaux. Pour simplifier, le matériel conventionnel extrait continuellement des nombres de la mémoire afin de les utiliser dans des calculs, tandis qu’une architecture IMC peut exploiter l’organisation physique des valeurs stockées pour réaliser une partie du calcul directement sur place. Moins de déplacements signifie moins de transferts, une latence plus faible et, potentiellement, une consommation d’électricité réduite pour chaque tâche d’IA terminée.
Il n’existe pas un seul type de matériel In-Memory Computing. Certaines conceptions utilisent la mémoire vive statique classique, ou SRAM, et effectuent des calculs numériques à proximité ou directement dans ses cellules mémoire. D’autres reposent sur des technologies non volatiles telles que la mémoire à changement de phase, la mémoire résistive RAM, la mémoire flash ou la mémoire magnétique RAM. Les architectures analogiques peuvent représenter les valeurs à l’aide de propriétés physiques telles que la conductance électrique, ce qui permet d’effectuer de nombreuses opérations de multiplication et d’addition en parallèle. Les conceptions numériques renoncent généralement à une partie du potentiel maximal d’efficacité en échange d’un comportement numérique plus prévisible. Les chercheurs combinent également plusieurs types de mémoire afin que différentes parties d’une charge de travail d’IA puissent utiliser la méthode la mieux adaptée.
Cette distinction est importante, car l’IMC ne doit pas être considéré comme un ordinateur complet constitué simplement de mémoire. Seules certaines opérations bénéficient réellement du déplacement des calculs vers la mémoire. D’autres tâches nécessitent toujours une logique numérique classique, notamment le contrôle, la préparation des données, les fonctions d’activation, les communications et les opérations demandant une précision numérique supérieure. Les conceptions efficaces associent donc des calculs réalisés en mémoire et des circuits de traitement traditionnels. L’objectif pratique n’est pas de supprimer les processeurs, mais d’éviter les coûteux transferts entre processeur et mémoire pour les calculs qui peuvent être réalisés plus efficacement ailleurs.
Comment l’In-Memory Computing peut rendre l’IA plus rapide et plus efficace
L’inférence d’IA constitue l’un des domaines les plus prometteurs pour l’In-Memory Computing, car un modèle entraîné applique continuellement des poids stockés à de nouvelles données d’entrée. Si ces poids peuvent rester dans une matrice mémoire qui réalise également les opérations de multiplication et d’accumulation nécessaires, le système évite de récupérer sans cesse les mêmes informations. Cela peut réduire la latence tout en permettant l’exécution parallèle d’un grand nombre d’opérations. L’avantage potentiel est particulièrement important lorsqu’une charge de travail d’IA est limitée par la bande passante mémoire plutôt que par la capacité mathématique du processeur. La reconnaissance d’images, le traitement de la parole, l’analyse de capteurs et certaines parties de l’inférence des modèles de langage comportent toutes des opérations adaptées à ce fonctionnement.
Le matériel réel montre que cette idée va au-delà d’une simple technique théorique destinée à économiser de l’énergie. Une puce de recherche d’IBM présentée dans Nature utilisait 35 millions de dispositifs de mémoire à changement de phase répartis sur 34 unités de calcul analogique et atteignait jusqu’à 12,4 mille milliards d’opérations par seconde et par watt dans la configuration mesurée. Les chercheurs ont démontré des tâches de reconnaissance et de transcription de la parole, notamment avec un réseau comprenant des dizaines de millions de poids répartis sur plusieurs puces. Les travaux plus récents d’IBM se sont poursuivis avec des architectures à 64 cœurs et des conceptions destinées à prendre en charge des réseaux neuronaux plus importants. Ces expériences ne signifient pas qu’une puce de mémoire analogique puisse simplement remplacer un GPU moderne, mais elles montrent que des charges de travail neuronales importantes peuvent être exécutées selon cette approche.
Les recherches menées en 2026 ont également élargi la gamme des technologies de mémoire utilisées. Un système sur puce en 55 nanomètres publié cette année-là utilisait huit mégabits de mémoire flash NOR intégrée pour effectuer des opérations de calcul en mémoire destinées à l’IA en périphérie. Il délivrait 0,16 TOPS avec une consommation de 21,4 milliwatts, soit 7,48 TOPS par watt, et les chercheurs ont signalé une réduction d’au moins quatre fois de la latence d’inférence de bout en bout par rapport à leurs références basées sur un CPU. Lors de l’ISSCC 2026, un autre accélérateur numérique de calcul en mémoire fabriqué avec la technologie Intel 18A a démontré une efficacité maximale mesurée de 147 TOPS par watt dans une condition de test précise à basse tension et avec une activité d’entrée de 25 %. Ces chiffres illustrent la rapidité des progrès, mais ils ne doivent pas être interprétés comme une comparaison directe entre des puces de nature différente.
Pourquoi les réseaux neuronaux sont particulièrement adaptés à cette approche
L’une des principales raisons pour lesquelles l’IMC convient bien à l’IA réside dans la structure répétitive des calculs des réseaux neuronaux. Une grande partie du traitement consiste à multiplier de nombreuses valeurs d’entrée par des poids stockés, puis à additionner les résultats. Les accélérateurs conventionnels effectuent déjà ces opérations en parallèle, mais ils ont toujours besoin d’un flux constant de poids et d’activations provenant de la mémoire. Une matrice de calcul en mémoire peut conserver de grands groupes de poids physiquement proches de l’endroit où les calculs sont effectués. Des centaines ou des milliers d’opérations peuvent ainsi être lancées simultanément, au lieu de traiter chaque multiplication comme un nouveau transfert entre la mémoire et la logique de traitement.
Les grands modèles de langage rendent cet avantage particulièrement intéressant, tout en montrant pourquoi cette technologie ne constitue pas une solution universelle à tous les goulets d’étranglement de l’IA. Pendant la génération, les poids du modèle doivent être consultés de manière répétée à mesure que chaque nouveau token est produit. Certaines étapes de l’inférence des LLM dépendent donc fortement de la bande passante mémoire, et le stockage des poids dans une mémoire capable de calcul pourrait supprimer une part importante de ce trafic. Les transformeurs utilisent cependant aussi des mécanismes d’attention, des activations intermédiaires et des caches de clés-valeurs dont la taille peut augmenter avec la longueur d’une conversation ou d’un document. Ces données sont plus dynamiques que les poids fixes du modèle. Un accélérateur pratique pour LLM doit donc conserver une mémoire conventionnelle à haute vitesse et des unités de traitement numériques en complément des composants de calcul en mémoire.
Les premiers avantages les plus évidents pourraient apparaître dans l’IA en périphérie, où les contraintes de consommation électrique et de refroidissement sont beaucoup plus strictes que dans un centre de données. Une caméra de sécurité réalisant localement de la reconnaissance d’objets, un capteur industriel détectant un comportement anormal d’une machine ou un appareil portable analysant des signaux n’a pas nécessairement besoin de la polyvalence d’un grand GPU. Il doit surtout effectuer un ensemble défini d’opérations d’IA rapidement tout en consommant aussi peu d’énergie que possible. La mémoire non volatile apporte un avantage supplémentaire, car les poids du modèle restent stockés lorsque l’alimentation est coupée. Un appareil peut ainsi se réveiller, traiter les informations puis revenir à un état de faible consommation sans devoir recharger l’intégralité du modèle depuis un stockage externe.
Ce qui empêche encore l’In-Memory Computing de remplacer le matériel d’IA actuel
Le principal défi technique de l’In-Memory Computing analogique réside dans le fait que les dispositifs de mémoire réels ne sont pas mathématiquement parfaits. Le bruit électrique, les différences de fabrication entre les cellules, les variations au fil du temps et les effets de la température peuvent légèrement modifier la valeur physique stockée par rapport au nombre prévu. La mémoire à changement de phase peut, par exemple, subir une dérive de résistance, tandis que d’autres mémoires résistives présentent leurs propres sources de variation. Les réseaux neuronaux peuvent tolérer un certain degré d’approximation, mais les erreurs doivent rester dans des limites acceptables. Une étude publiée en 2026 dans npj Unconventional Computing a notamment mis en avant des techniques telles que le traitement à précision mixte et les méthodes de correction d’erreurs, capables d’améliorer la précision, mais ces solutions nécessitent des circuits ou des calculs supplémentaires.
Il existe également un coût énergétique en dehors de la matrice mémoire elle-même. Un calcul analogique ne devient réellement exploitable par un logiciel classique qu’après que ses entrées et ses sorties ont été représentées sous une forme compréhensible par le reste de la puce. Les convertisseurs numérique-analogique et analogique-numérique peuvent consommer une quantité significative d’énergie et occuper une surface non négligeable sur le silicium. Les communications entre plusieurs matrices mémoire peuvent également réduire l’avantage obtenu au sein d’une matrice individuelle. C’est pourquoi les mesures impressionnantes obtenues en laboratoire avec un petit bloc de calcul en mémoire ne peuvent pas être automatiquement comparées à l’efficacité d’un GPU complet ou d’un accélérateur d’IA. La précision, la charge de travail, la capacité mémoire, l’activité des entrées, la surface de la puce et les composants inclus dans la mesure influencent tous les valeurs de TOPS par watt publiées.
Les conceptions numériques de calcul en mémoire évitent certains problèmes de précision propres à l’analogique en conservant les calculs sous une forme binaire conventionnelle. Une étude publiée dans Nature Electronics en 2025 a présenté un bloc numérique de calcul en mémoire spintronique basé sur une mémoire magnétique, capable de prendre en charge plusieurs niveaux de précision numérique tout en obtenant, lors des tests, une précision d’inférence équivalente à celle du logiciel. Selon la précision et les conditions de fonctionnement, l’efficacité annoncée variait de 7,02 à 112,3 TOPS par watt. Cette large plage illustre un point essentiel : l’efficacité énergétique n’est pas une caractéristique fixe d’une architecture. L’augmentation de la précision, le changement de charge de travail ou le passage d’un petit bloc mémoire à un système complet modifient considérablement le résultat.
À quoi pourrait ressembler une adoption réaliste après 2026
L’avenir le plus réaliste repose donc sur une informatique hétérogène, dans laquelle plusieurs types de matériel travaillent ensemble au lieu qu’une seule architecture remplace toutes les autres. Les CPU conviennent aux tâches générales de contrôle et aux opérations irrégulières. Les GPU et les accélérateurs numériques spécialisés offrent de la programmabilité, un écosystème logiciel mature et de hautes performances sur de nombreuses charges de travail d’IA. Des blocs de calcul en mémoire peuvent être ajoutés pour les opérations où le déplacement répété des poids représente un gaspillage particulièrement important. Les processeurs expérimentaux suivent déjà cette approche en associant des matrices mémoire analogiques ou numériques à une logique conventionnelle. Le système peut alors orienter chaque partie d’un réseau neuronal vers le matériel capable de l’exécuter le plus efficacement.
Les appareils en périphérie pourraient adopter ces technologies différemment des grands centres de données. Pour un petit appareil, la priorité peut être une consommation de quelques milliwatts, une réponse immédiate et la possibilité de conserver localement un modèle compact. La démonstration basée sur la mémoire flash NOR publiée en 2026 montre comment le calcul en mémoire peut être intégré avec des circuits et des logiciels complémentaires pour ce type de charge de travail. Les centres de données font face à un problème plus complexe, car les plus grands modèles nécessitent une capacité mémoire considérable, des réseaux sophistiqués et des changements logiciels fréquents. Dans ce contexte, l’IMC devrait apparaître dans un premier temps sous la forme d’un accélérateur spécialisé ou d’un composant centré sur la mémoire fonctionnant aux côtés des processeurs d’IA existants, plutôt que comme un remplacement autonome du matériel serveur actuel.
En 2026, l’In-Memory Computing a suffisamment progressé pour apporter une réponse crédible à l’une des inefficacités fondamentales du matériel d’IA : déplacer d’énormes quantités de données uniquement pour que les calculs puissent être effectués ailleurs. Les puces de recherche utilisant la mémoire à changement de phase, la SRAM, la mémoire magnétique, les memristors et la mémoire flash ont montré que des opérations utiles de réseaux neuronaux peuvent être réalisées plus près des données stockées, avec des gains importants d’efficacité énergétique dans des conditions appropriées. Les limites restantes sont toutefois tout aussi importantes : précision, convertisseurs, capacité mémoire, compatibilité logicielle, régularité de fabrication et communications au niveau du système influencent toutes les performances réelles. L’argument le plus solide en faveur de l’IMC n’est donc pas que la mémoire remplacera le processeur, mais que le matériel d’IA de demain pourra gaspiller beaucoup moins d’énergie en déterminant plus intelligemment où chaque calcul doit être effectué.
